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Author Topic: 组合逻辑顺序  (Read 929 times)

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组合逻辑顺序
« on: April 03, 2007, 04:24:27 AM »
在VHDL代码，我们必须分开顺序和组合逻辑，否则代码将obsolutely是unsynthesizable。
这是否正确？

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Illico

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组合逻辑顺序
« Reply #1 on: April 03, 2007, 04:24:27 AM »
你可以混合组合（与或非...）和顺序（钟进程VHDL代码）。

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nand_gates

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组合逻辑顺序
« Reply #2 on: April 03, 2007, 04:24:27 AM »
错误的！
它是一种良好的编码习惯分开顺序和组合逻辑，但
即使你混合他们的代码将被合成。

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arunragavan

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组合逻辑顺序
« Reply #3 on: April 03, 2007, 04:24:27 AM »
香港专业教育学院上传一些ppts以下各章和组合个CKT。
很抱歉，您还没有登录查看此附件

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sarath51

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组合逻辑顺序
« Reply #4 on: April 03, 2007, 04:24:27 AM »
我想这是一个更好的编码做法有sewuential逻辑和组合logoc分开。有些人喜欢的主意
，  因为他们的代码变得更加redable尝试俱乐部在一起适当经验的编码器doesn't

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组合逻辑顺序
« Reply #5 on: April 03, 2007, 04:24:27 AM »
你可以很容易混合在一起。有时，你的程序结构更加清晰
，  混合型的定义。此外，它会更容易合成器来优化代码。例如，如果你想定义简单的加法器与输出锁存器，我认为这方面的建设：
代码：工艺（时钟）

动工

中频（clk'EVENT和CLK = '1'），然后

C_latch“=甲 乙;

完中频;

结束进程;

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afnam

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组合逻辑顺序
« Reply #6 on: April 03, 2007, 04:24:27 AM »
分离compinational逻辑顺序缓解合成工艺，并使其easyer跟踪和调试代码。

使用任何技术，你的设计将是综合的。

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shakalaka

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组合逻辑顺序
« Reply #7 on: April 03, 2007, 04:24:27 AM »
我不同意你的古采...
人有组合电路和时序电路... .....
但所有的设计要求....组合逻辑和时序逻辑的组合而定
，  是合成.....

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crazy_man

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组合逻辑顺序
« Reply #8 on: April 03, 2007, 04:24:27 AM »
编号。这原位缺口的情况....

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组合逻辑顺序
« Reply #9 on: April 03, 2007, 04:24:27 AM »




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组合逻辑顺序
« Reply #10 on: April 03, 2007, 04:24:27 AM »
是的
，  我不同意非门。当U ü综合您的代码应该能ciscern是否u必须得到正确的结果或一个inspection.so如果u没有单独的代码
，  并使用良好的编码习惯不一样使用主频过程变量同时代码
，  以便不必要复用器推断回合不应该prefectly设计合成。

关心
纳特

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