Author Topic: Kώδικας Verilog για άρτια ισοτιμία  (Read 782 times)

Zzazium22

  • Newbie
  • *
  • Posts: 1
    • View Profile
Kώδικας Verilog για άρτια ισοτιμία
« on: May 29, 2010, 01:59:05 PM »
hi!!!!Θέλω να κάνω εναν κώδικα παραγωγής άρτιας ισοτιμίας.το ζητούμενο κύκλωμα θα πρέπει να διαβάζει λέξεις των 4 δυαδικών ψηφίων οι οποίες εισάγονται σειριακά, δηλαδή ένα δυαδικό ψηφίο ανά περίοδο ρολογιού. Η σειριακή είσοδος δεδομένων θα πρέπει να δειγματοληπτείται σε κάθε θετική ακμή του ρολογιού. Το λιγότερο σημαντικό ψηφίο κάθε λέξης έρχεται πρώτο ενώ το πιο σημαντικό ψηφίο τελευταίο. Στην επόμενη αρνητική ακμή από αυτήν που διαβάστηκε το τελευταίο ψηφίο εισόδου, το ζητούμενο κύκλωμα παράγει παράλληλα στην έξοδο τη λέξη που εισήχθη σειριακά μαζί με το δυαδικό ψηφίο άρτιας ισοτιμίας της.Πώς μπορώ να το κάνω αυτό??

THANKSSSSS  :P

 

Sitemap 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71