Author Topic: Cum să utilizaţi $ configurare, $ deţine şi sarcinile $ lăţime de sistem în Verilog??  (Read 279 times)

aswin123

  • Guest
Cum să utilizaţi $ configurare, $ deţine şi sarcinile $ lăţime de sistem în Verilog.

,  în care blocul putem folosi aceste declaraţii (I mean bloc întotdeauna sau specifica bloc)

poate explica cineva cu mine de exemplu


chiguoquan

  • Guest
a le folosi ca acesta (a se specifica bloc este situat între modul şi endmodule)

preciza
specparam
tIFCLK = 20.83,
tSRD = 12.7,
tRDH = 3.7,
tSWR = 12.1,
tWRH = 3.6,
tSFD = 3.2,
tFDH = 4.5,
tSFA = 25,
tFAH = 10;
setup $ (slrd, CLK posedge, tSRD);
$ Hold (slrd, posedge CLK, tRDH);
setup $ (slwr, posedge CLK, tSWR);
$ Hold (slwr, CLK posedge, tWRH);
setup $ (date, CLK posedge, tSFD);
$ deţin (date, CLK posedge, tFDH);
setup $ (fifo_addr, posedge CLK, tSFA);
setup $ (fifo_addr, posedge CLK, tFAH);
endspecify


calma

  • Guest
nici una dintre cărţile Verilog poate rezolva problema dvs.


 

Sitemap 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71