Author Topic: 差b / wで競合待ち時間とserializtionレイテンシ  (Read 586 times)

rockgird

  • Guest
差b / wで競合待ち時間とserializtionレイテンシ
« on: December 09, 2012, 12:04:42 PM »
こんにちは、いずれかplzは私に正確な違いb / wで競合待ち時間およびシリアライゼーション遅延を伝えることができます...と何が1チップ上にシステム内に出くわす待ち時間、他のタイプは...期待のおかげで... :!:

MarcS

  • Guest
差b / wで競合待ち時間とserializtionレイテンシ
« Reply #1 on: December 09, 2012, 12:04:44 PM »
私は競合やシリアライズレイテンシであなたを助けることはできませんが、待ち時間は電子設計で多くのオーバーロードされた用語です。あなたが考慮する必要が待ち時間の別のセットは、クロック·ソース·レイテンシとクロック·ネットワークの待ち時間です。クロック·ソース·レイテンシは、デザインの可視出発ピンに到着それにいくつかの想像源オフチップから始まるクロック信号間の遅延です。あなたは2つのクロック間の位相関係を設定したい場合、これは重要です。クロック·ネットワーク·レイテンシは、クロック信号とフリップフロップのクロック·ピンの根元のピンの間の遅延時間です。これは、伝播クロックモードで挿入遅延に対応しています。あなたは彼らがすべてのトップレベルのマスタークロックによって互いに接続されているときにバランスを取らなければサブブロック別の内のすべてのブランチを必要とするので、クロック遅延を指定したい場合にこれはトップダウン設計のために重要である。

 

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