Author Topic: når vi bruger virtuelle ur til constaint i syntese?  (Read 652 times)

drizzle

  • Guest
når vi bruger virtuelle ur til constaint i syntese?
« on: December 09, 2012, 09:03:26 AM »
hej alle i multi-clock synkron design syntese, vil der være virtuelle ure til IO port begrænsninger, når vi bruger det? kan nogen udvide mere? angår støvregn

phutanesv

  • Guest
når vi bruger virtuelle ur til constaint i syntese?
« Reply #1 on: December 09, 2012, 09:03:28 AM »
Kære dude, der Virtual Clock bruges til at modellere I / O timing specifikation, baseret på, hvad ur I / O pads overføre data. Phutane

megastar007

  • Guest
når vi bruger virtuelle ur til constaint i syntese?
« Reply #2 on: December 09, 2012, 09:03:29 AM »
I multiclock domæne, siger blok A driver din blok. Antag blok A har anderledes ur. eftersom blok A driver IO puder af din blok med hensyn til dets ur, så vi er nødt til at begrænse din blok indgange med blok A ur. da din blok ikke har samme ur input som blok A du er nødt til at begrænse ved hjælp af virtuelle ur. håber det hjælper

drizzle

  • Guest
når vi bruger virtuelle ur til constaint i syntese?
« Reply #3 on: December 09, 2012, 09:03:30 AM »
[Quote = phutanesv] Kære dude, Virtual Clock bruges til at modellere I / O timing specifikation, baseret på, hvad ur I / O pads overføre data. Phutane [/quote] Men hvordan kan jeg vide, hvad ur I / O-pads overføre data? plz vise mig et eksempel

 

Sitemap 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71