Author Topic: Hjelp PLZ! FPGA klokke-skaper en klokke fra inngangen klokken  (Read 840 times)

fallingrain_83

  • Guest
Hjelp PLZ! FPGA klokke-skaper en klokke fra inngangen klokken
« on: November 29, 2012, 12:27:53 PM »
Hei alle Jeg ønsker å Creat en klokke fra inngangen klokke som har mindre frekvens Jeg prøvde dette, men det fungerer ikke modul (CLK, ...) inngang clk; / / koblet til C9 pin av Spartan3 XC3S200 reg [00:25 ] teller; reg CLK2, allways @ (posedge CLK) begynner telle

FvM

  • Guest
Hjelp PLZ! FPGA klokke-skaper en klokke fra inngangen klokken
« Reply #1 on: November 29, 2012, 12:27:54 PM »
Hvis du fjerner den andre alltid blokken, design bør i utgangspunktet fungere som en 2 ** 26 klokke skillelinjen.

fallingrain_83

  • Guest
Hjelp PLZ! FPGA klokke-skaper en klokke fra inngangen klokken
« Reply #2 on: November 29, 2012, 12:27:56 PM »
men jeg må gjøre s.th i min alltid blokkere hvis jeg fjerner at jeg må chek CLK2 med hvis og jeg har en feil med denne syntaksen: lltid @ (posedge CLK) begynner telle

FvM

  • Guest
Hjelp PLZ! FPGA klokke-skaper en klokke fra inngangen klokken
« Reply #3 on: November 29, 2012, 12:27:57 PM »
Minst du må fjerne CLK2

yanzixuan

  • Guest
Hjelp PLZ! FPGA klokke-skaper en klokke fra inngangen klokken
« Reply #4 on: November 29, 2012, 12:27:58 PM »
Quote
men jeg må gjøre s.th i min alltid blokkere hvis jeg fjerner at jeg må chek CLK2 med hvis og jeg har en feil med denne syntaksen: lltid @ (posedge CLK) begynner telle

 

Sitemap 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71