Author Topic: Βοήθεια PLZ! FPGA Ρολόι-δημιουργώντας ένα ρολόι από το ρολόι εισόδου  (Read 612 times)

fallingrain_83

  • Guest
Γεια χαρά σε όλους Θέλω να creat ένα ρολόι από το ρολόι εισόδου που έχει λιγότερη συχνότητα δοκίμασα αυτό, ωστόσο, δεν λειτουργεί μονάδα (CLK, ...) εισόδου clk? / / Που συνδέονται με C9 pin του Spartan3 XC3S200 reg [0:25 ] μετράνε? reg clk2? allways @ (posedge CLK) αρχίζω μετράνε

FvM

  • Guest
Εάν αφαιρέσετε το δεύτερο πάντα μπλοκ, το σχέδιο θα πρέπει ουσιαστικά να λειτουργήσει ως ένα ** 2 26 διαιρέτη του ρολογιού.

fallingrain_83

  • Guest
αλλά πρέπει να κάνω σε s.th πάντα μπλοκάρει μου αν μπορώ να αφαιρέσω ότι έχω να chek από clk2 αν και έχω ένα λάθος με αυτή τη σύνταξη: lways @ (posedge CLK) αρχίζω μετράνε

FvM

  • Guest
Τουλάχιστον θα πρέπει να αφαιρέσετε clk2

yanzixuan

  • Guest
Quote
αλλά πρέπει να κάνω σε s.th πάντα μπλοκάρει μου αν μπορώ να αφαιρέσω ότι έχω να chek από clk2 αν και έχω ένα λάθος με αυτή τη σύνταξη: lways @ (posedge CLK) αρχίζω μετράνε

 

Sitemap 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71