Author Topic: Помогите плз! FPGA Часы создания часов от входного тактового  (Read 850 times)

fallingrain_83

  • Guest
Привет всем Я хочу Creat часы от входного тактового сигнала, что имеет меньшую частоту Я попытался это, однако оно не работает модуль (CLK, ...) вход CLK / / подключен к C9 контакт Spartan3 XC3S200 рег [0:25 ] подсчета; рег clk2; ВСЕГДА @ (posedge CLK) начать рассчитывать

FvM

  • Guest
Если вы удалите вторую всегда блоке, [я] дизайн [/i] должны в основном работать как 2 ** 26 часов делителя.

fallingrain_83

  • Guest
но я должен сделать s.th в моей всегда блокировать, если я удалю, что я должен Чек clk2 тем, если и у меня есть ошибки с этим синтаксисом: lways @ (posedge CLK) начать рассчитывать

FvM

  • Guest
По крайней мере, вы должны удалить clk2

yanzixuan

  • Guest
[Цитата], но я должен сделать s.th в моей всегда блокировать, если я удалю, что я должен Чек на clk2, если и у меня есть ошибки с этим синтаксисом: lways @ (posedge CLK) начать рассчитывать

 

Sitemap 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71