Author Topic: Допоможіть плз! FPGA Годинник створення годинника від вхідного тактового  (Read 848 times)

fallingrain_83

  • Guest
Привіт усім Я хочу Creat годинник від вхідного тактового сигналу, що має меншу частоту Я спробував це, однак воно не працює модуль (CLK, ...) вхід CLK / / підключений до C9 контакт Spartan3 XC3S200 рег [0:25 ] підрахунку; рег clk2; ЗАВЖДИ @ (posedge CLK) почати розраховувати

FvM

  • Guest
Якщо ви видалите друге завжди блоці, [я] дизайн [/i] повинні в основному працювати як 2 ** 26 годин дільника.

fallingrain_83

  • Guest
але я повинен зробити s.th в моїй завжди блокувати, якщо я видалю, що я повинен Чек clk2 тим, якщо і у мене є помилки з цим синтаксисом: lways @ (posedge CLK) почати розраховувати

FvM

  • Guest
По крайней мере, ви повинні видалити clk2

yanzixuan

  • Guest
[Цитата], але я повинен зробити s.th в моїй завжди блокувати, якщо я видалю, що я повинен Чек на clk2, якщо і у мене є помилки з цим синтаксисом: lways @ (posedge CLK) почати розраховувати

 

Sitemap 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71