Author Topic: Palīdzēt PLZ! FPGA Pulkstenis-radot pulksteni no ieejas pulksteni  (Read 890 times)

fallingrain_83

  • Guest
Sveiki visiem Es gribu creat pulksteni no ieejas pulksteni, kas ir mazāk frekvenci es mēģināju šo, tomēr tas nav darba modulis (CLK, ...) ieejas CLK; / / savienots C9 pin no Spartan3 XC3S200 reg [00:25 ] skaits; raj clk2, allways @ (posedge CLK) sākas skaits

FvM

  • Guest
Palīdzēt PLZ! FPGA Pulkstenis-radot pulksteni no ieejas pulksteni
« Reply #1 on: November 29, 2012, 12:27:21 PM »
Ja jūs izņemt otro vienmēr bloku, dizains , būtu būtībā strādā kā 2 ** 26 pulksteni dalītājs.

fallingrain_83

  • Guest
Palīdzēt PLZ! FPGA Pulkstenis-radot pulksteni no ieejas pulksteni
« Reply #2 on: November 29, 2012, 12:27:23 PM »
bet man ir jādara s.th manā vienmēr bloķēt ja es noņemt, ka man ir Chek clk2 ko ja un man ir kļūda ar šo sintaksi: lways @ (posedge CLK) sākt skaitīt

FvM

  • Guest
Palīdzēt PLZ! FPGA Pulkstenis-radot pulksteni no ieejas pulksteni
« Reply #3 on: November 29, 2012, 12:27:24 PM »
Vismaz jums ir, lai novērstu clk2

yanzixuan

  • Guest
Palīdzēt PLZ! FPGA Pulkstenis-radot pulksteni no ieejas pulksteni
« Reply #4 on: November 29, 2012, 12:27:25 PM »
Quote
bet man ir jādara s.th manā vienmēr bloķēt ja es noņemt, ka man ir Chek clk2 ko ja un man ir kļūda ar šo sintaksi: lways @ (posedge CLK) sākas skaits

 

Sitemap 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71