Author Topic: Aiuto plz! FPGA Clock-la creazione di un orologio dal clock di ingresso  (Read 390 times)

fallingrain_83

  • Guest
Ciao a tutti Voglio creat un orologio dal clock in ingresso che ha meno frequenza ho provato questo, ma non funziona il modulo (clk, ...) Ingresso clk; / / collegato al pin del C9 Spartan3 XC3S200 reg [00:25 ] conteggio; reg clk2; allways @ (posedge clk) begin contare

FvM

  • Guest
Aiuto plz! FPGA Clock-la creazione di un orologio dal clock di ingresso
« Reply #1 on: November 29, 2012, 12:27:18 PM »
Se si rimuove il secondo blocco sempre, la progetto dovrebbe fondamentalmente lavorare come ** 2 26 divisore di clock.

fallingrain_83

  • Guest
Aiuto plz! FPGA Clock-la creazione di un orologio dal clock di ingresso
« Reply #2 on: November 29, 2012, 12:27:19 PM »
ma devo fare nel mio s.th bloccare sempre se mi tolgo che devo chek clk2 da se e ho un errore con la seguente sintassi: lways @ (posedge clk) begin contare

FvM

  • Guest
Aiuto plz! FPGA Clock-la creazione di un orologio dal clock di ingresso
« Reply #3 on: November 29, 2012, 12:27:21 PM »
Almeno รจ necessario rimuovere clk2

yanzixuan

  • Guest
Aiuto plz! FPGA Clock-la creazione di un orologio dal clock di ingresso
« Reply #4 on: November 29, 2012, 12:27:22 PM »
Quote
ma devo fare nel mio s.th bloccare sempre se mi tolgo che devo chek clk2 da se e ho un errore con la seguente sintassi: lways @ (posedge clk) begin contare

 

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