Author Topic: Helfen PLZ! FPGA Clock-Schaffung einer Uhr aus dem Eingangstakt  (Read 536 times)

fallingrain_83

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Helfen PLZ! FPGA Clock-Schaffung einer Uhr aus dem Eingangstakt
« on: November 29, 2012, 12:27:10 PM »
Hallo alle Ich möchte eine Uhr aus dem Eingangstakt, die weniger häufig habe ich versucht, diese, aber es funktioniert nicht Modul (clk, ...) Eingang clk creat / / bis C9 Pin Spartan3 XC3S200 reg [0.25 verbunden ] count; reg clk2; Allways @ (posedge clk) beginnen zu zählen

FvM

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Helfen PLZ! FPGA Clock-Schaffung einer Uhr aus dem Eingangstakt
« Reply #1 on: November 29, 2012, 12:27:11 PM »
Wenn Sie die zweite immer Block, der design entfernen sollten grundsätzlich als 2 ** 26 Taktteiler arbeiten.

fallingrain_83

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Helfen PLZ! FPGA Clock-Schaffung einer Uhr aus dem Eingangstakt
« Reply #2 on: November 29, 2012, 12:27:13 PM »
aber ich muss s.th in meinem immer blockieren, wenn entferne ich, dass ich chek clk2 haben, indem, wenn, und ich habe einen Fehler mit dieser Syntax: mmer @ (posedge clk) beginnen zu zählen

FvM

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Helfen PLZ! FPGA Clock-Schaffung einer Uhr aus dem Eingangstakt
« Reply #3 on: November 29, 2012, 12:27:14 PM »
Zumindest müssen Sie clk2 entfernen

yanzixuan

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Helfen PLZ! FPGA Clock-Schaffung einer Uhr aus dem Eingangstakt
« Reply #4 on: November 29, 2012, 12:27:15 PM »
Quote
aber ich muss s.th in meinem immer blockieren, wenn entferne ich, dass ich chek clk2 haben, indem, wenn, und ich habe einen Fehler mit dieser Syntax: mmer @ (posedge clk) beginnen zu zählen

 

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