Author Topic: Ajuda PLZ! FPGA rellotge de creació d'un rellotge des del rellotge d'entrada  (Read 352 times)

fallingrain_83

  • Guest
Hola a tots vull creat un rellotge des del rellotge d'entrada que té menys freqüència del que vaig intentar, però no està funcionant mòdul (CLK, ...) entrada CLK / / connectar-se a C9 pin de Spartan3 XC3S200 reg [0:25 ] comte reg clk2; allways @ (posedge clk) començar a comptar

FvM

  • Guest
Ajuda PLZ! FPGA rellotge de creació d'un rellotge des del rellotge d'entrada
« Reply #1 on: November 29, 2012, 12:27:08 PM »
Si elimina el segon bloc sempre, el Disseny bàsicament hauria de funcionar com un divisor de rellotge de 2 ** 26.

fallingrain_83

  • Guest
Ajuda PLZ! FPGA rellotge de creació d'un rellotge des del rellotge d'entrada
« Reply #2 on: November 29, 2012, 12:27:09 PM »
però he de fer en el meu s.th sempre bloquegi si em trec que he de check clk2 per si i tinc un error amb la següent sintaxi: empre @ (clk posedge) comencen comptar

FvM

  • Guest
Ajuda PLZ! FPGA rellotge de creació d'un rellotge des del rellotge d'entrada
« Reply #3 on: November 29, 2012, 12:27:10 PM »
Si més no vostè ha de treure clk2

yanzixuan

  • Guest
Ajuda PLZ! FPGA rellotge de creació d'un rellotge des del rellotge d'entrada
« Reply #4 on: November 29, 2012, 12:27:12 PM »
Quote
però he de fer en el meu s.th sempre bloquegi si em trec que he de check clk2 per si i tinc un error amb la següent sintaxi: empre @ (posedge clk) començar a comptar

 

Sitemap 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71