Author Topic: Help PLZ! FPGA Klok-het creëren van een klok uit de input klok  (Read 544 times)

fallingrain_83

  • Guest
Help PLZ! FPGA Klok-het creëren van een klok uit de input klok
« on: November 29, 2012, 12:20:09 PM »
Hi all Ik wil een klok creat van de input klok die minder frequentie heeft Ik heb dit geprobeerd, maar het werkt niet module (clk, ...) input clk; / / verbonden met C9 pin van Spartan3 XC3S200 reg [0:25 ] count; reg CLK2, altijd @ (posedge clk) beginnen te tellen

FvM

  • Guest
Help PLZ! FPGA Klok-het creëren van een klok uit de input klok
« Reply #1 on: November 29, 2012, 12:20:10 PM »
Als u de seconden altijd blok, de design moet in principe werken als een 2 ** 26 klok divider.

fallingrain_83

  • Guest
Help PLZ! FPGA Klok-het creëren van een klok uit de input klok
« Reply #2 on: November 29, 2012, 12:20:12 PM »
maar ik moet s.th doen in mijn altijd te blokkeren als ik verwijder dat ik chek CLK2 door indien en ik heb een fout met de volgende syntaxis: ltijd @ (posedge clk) beginnen te tellen

FvM

  • Guest
Help PLZ! FPGA Klok-het creëren van een klok uit de input klok
« Reply #3 on: November 29, 2012, 12:20:13 PM »
In ieder geval moet je CLK2 verwijderen

yanzixuan

  • Guest
Help PLZ! FPGA Klok-het creëren van een klok uit de input klok
« Reply #4 on: November 29, 2012, 12:20:14 PM »
Quote
maar ik moet s.th doen in mijn altijd te blokkeren als ik verwijder dat ik chek CLK2 door indien en ik heb een fout met de volgende syntaxis: ltijd @ (posedge clk) beginnen te tellen

 

Sitemap 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71