Author Topic: Syntese begrensninger ...  (Read 221 times)

sareene

  • Guest
Syntese begrensninger ...
« on: October 26, 2012, 09:04:08 AM »
Hvordan input delay og utgang forsinkelse og klokke begrensninger er definert under syntese?

sree205

  • Guest
Syntese begrensninger ...
« Reply #1 on: October 26, 2012, 09:04:09 AM »
input og output forsinkelse begrensninger er gitt som en tommelfingerregel, typisk 20-40% av klokken perioden.

MarcS

  • Guest
Syntese begrensninger ...
« Reply #2 on: October 26, 2012, 09:04:10 AM »
Det avhenger av utformingen - bottom-up eller top-down. I en bottom-up design stil (som er den vanligste) du utformer blokken før du utformer på øverste nivå som samler blokkene. I dette tilfellet har du ingen informasjon om signalforsinkelse utenfor blokken fordi det ikke har blitt designet ennå. Så du må beregne en realistisk input / output forsinkelse med en tommelfingerregel eller annen flyt metodikk teknikk. I top-down design stil, er det øverste nivået designet først og deretter blokken er konstruert i henhold til spesifikasjonene overlevert fra de øverste nivå krav. I dette tilfellet har du nøyaktig informasjon om hva input / output forsinkelser faktisk er, fordi de har blitt utformet før du designe din blokk.

jbeniston

  • Guest
Syntese begrensninger ...
« Reply #3 on: October 26, 2012, 09:04:12 AM »
[Quote = sareene] Hvordan input delay og utgang forsinkelse og klokke begrensninger er definert under syntese? [/Quote] Med set_input_delay, set_output_delay og create_clock kommandoer?

pmat

  • Guest
Syntese begrensninger ...
« Reply #4 on: October 26, 2012, 09:04:13 AM »
Ja, dvs riktig ... Pavlos

 

Sitemap 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71