Author Topic: Ledende null anticipator  (Read 214 times)

Galos

  • Guest
Ledende null anticipator
« on: October 05, 2012, 09:13:31 AM »
Hei, Kan noen hjelpe meg med Verilog koden av ledende null anticipator. Sine arbeider virker litt vanskelig! Enhver form for hjelp vil bli verdsatt ... Takk :)

j_andr

  • Guest
Ledende null anticipator
« Reply #1 on: October 05, 2012, 09:13:33 AM »
Quote
Hei, Kan noen hjelpe meg med Verilog koden av ledende null anticipator. Sine arbeider virker litt vanskelig!
google? ikke sikker på om nedenfor er hva du trenger, men det er vanskelig ... og ganske fort; generelt - en '1 'i posisjon' i 'i input vektor setter '1' i posisjon 'i' i produksjonen vektor og nullstiller alle utgang biter under 'i'; [syntaks = verilog] modul leading_zero (input [BIT_W-1: 0] d_in, utgang reg [BIT_W-1: 0] d_out, utgang reg [NR_W-1: 0] nr_of_zero, utgang reg [NR_W-1: 0] one_position); localparam BIT_W = 16, NR_W = log2 (BIT_W); reg [BIT_W-1: 0] clr, genvar i; generere for (i = 0; i

 

Sitemap 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71