Edaboard.com

Forumul RO => Archive => Topic started by: fallingrain_83 on November 29, 2012, 12:27:38 PM

Title: Plz ajutor! FPGA ceas-ceas de la crearea unui ceas de intrare
Post by: fallingrain_83 on November 29, 2012, 12:27:38 PM
Hi all Vreau sa creat un ceas de ceas de intrare care are frecvența mai puțin am încercat acest lucru, cu toate acestea, nu este de lucru modulul (clk, ...), intrare CLK; / / conectat la pinul de C9 Spartan3 XC3S200 reg [00:25 ] count, reg clk2, intotdeauna @ (posedge clk) începe conta
Title: Plz ajutor! FPGA ceas-ceas de la crearea unui ceas de intrare
Post by: FvM on November 29, 2012, 12:27:40 PM
Dacă eliminați doilea bloc întotdeauna, de proiectare ar trebui să funcționeze în principiu ca un divizor de 2 ** ceas 26.
Title: Plz ajutor! FPGA ceas-ceas de la crearea unui ceas de intrare
Post by: fallingrain_83 on November 29, 2012, 12:27:41 PM
dar eu trebuie să fac în s.th mea blocheze întotdeauna dacă am elimina pe care trebuie să Chek clk2 de daca si am o eroare cu această sintaxă: lways @ (posedge clk) începe conta
Title: Plz ajutor! FPGA ceas-ceas de la crearea unui ceas de intrare
Post by: FvM on November 29, 2012, 12:27:42 PM
Cel puțin va trebui să eliminați clk2
Title: Plz ajutor! FPGA ceas-ceas de la crearea unui ceas de intrare
Post by: yanzixuan on November 29, 2012, 12:27:44 PM
Quote
dar eu trebuie să fac în s.th mea blocheze întotdeauna dacă am elimina pe care trebuie să Chek clk2 de daca si am o eroare cu această sintaxă: lways @ (posedge clk) începe conta