Edaboard.com

Forum TR => arşiv => Topic started by: param on January 22, 2013, 03:21:20 PM

Title: Testbenç (Verilog) bir dosya okuma
Post by: param on January 22, 2013, 03:21:20 PM
Tüm hi, Verilog HDL kullanarak testbenç amaçla noktasına bir dosya yazılmış veri girişi, atamak nasıl? i. dat dosyası yazılmış veri girişi bazı örnekler var, ve benim testbenç i girdi bu dosyaya yazılmış tüm değerleri istediğiniz varsayalım, ben bunu nasıl yapabilirim? i aşağıdaki şekilde denedim ve taklit ederken giriş pin atanan herhangi bir veri bulamadım, DATA_IN = $ fopen ('' input.dat "," r "); bunu çözmek için yardım lütfen ....... ..
Title: Testbenç (Verilog) bir dosya okuma
Post by: vivek on January 22, 2013, 03:21:22 PM
$ Fopen sadece dosya açılacaktır. Bu ilk yapılması gereken verilog herhangi bir dosya işlemi yapmak için. Dosyadan okumak için memreadb $ (ikili dosyaları için) veya memreadh $ (hex dosyalar için) deneyin. örneğin:
Code: [Select]
reg [7:0] mem [1027:0]; ...... ilk $ readmemb ("file_name", mem) başlar; sonunda U da dosyaları okumak için fgetc $ fscanf, $, $ fread var. Değil emin abt kendi kullanımı için tam sözdizimi, ancak bir yukarıdaki benzer olmalıdır.
Title: Testbenç (Verilog) bir dosya okuma
Post by: darylz on January 22, 2013, 03:21:24 PM
Sistem komut
Title: Testbenç (Verilog) bir dosya okuma
Post by: nand_gates on January 22, 2013, 03:21:27 PM
İşte örnek ur arıyor ..... Çıkış clk;; çıkış [7:0] data; belgeli clk; reg [7:0] data; tamsayı fd; tamsayı kod, kukla; Bu
Code: [Select]
modülü stim_gen (/ / Çıkışlar clk, veri) yardımcı olur umarım reg [8 * 10:01] str; başlangıç ​​fd = $ fopen ("_input.dat", "r") başlar; clk = 0; verileri = 0; kodu = 1; $ monitor ("veri =% x", veri); kukla = $ sscanf (str, "% x", veri);; @ (posedge clk); (kod) kodu = $ fgets (str, fd) baþlar sonu $ finish; sonu / / ilk clk = # 5 zaman başlayacak ~ clk; endmodule / / stim_gen _input.dat dosyası içeriği
Code: [Select]
0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7
Title: Testbenç (Verilog) bir dosya okuma
Post by: banjo on January 22, 2013, 03:21:29 PM
Ikili verileri işlemek istiyorsanız Bilginize, bu bunu yapmak gerektiğinde benim için işe yaramadı zor readmemb olabilir. Sonunda kullanarak sona erdi: file = $ fopen ("code.vec", "r"); RETURN_VALUE = $ fread (mem, dosya); if (! RETURN_VALUE = 1) hata = 1; başka ...... ........ "Hafız" bir sekiz bitlik varible olduğunu. RETURN_VALUE 1 değil, o zaman okuma başarısız oldu ve dosyanın sonunda bulunmaktadır. --- Steve
Title: Testbenç (Verilog) bir dosya okuma
Post by: UFK on January 22, 2013, 03:21:31 PM
Örnek kod NAND kapıları için teşekkürler .... Ancak ben denedim ve i yapma değişiklikler denedim bana hata verdi. Öncelikle benim için 'her zaman' @ (posedge clk) deyimi daha önce çalışmış. Hatta bu değişikliği yaptıktan sonra bana hataları vererek tutar. Birisi bana hata ayıklama yardım edebilir misiniz?
Title: Testbenç (Verilog) bir dosya okuma
Post by: Iamventure on January 22, 2013, 03:21:33 PM
Merhaba hata mesajı verin lütfen.
Title: Testbenç (Verilog) bir dosya okuma
Post by: sunilkumarece on January 22, 2013, 03:21:36 PM
Vücudun herhangi kullanarak dwt'lik görüntü işleme eğer uygulanırsa Merhaba tüm verilog u bana mimari ve fsm tasarım (eğer mümkünse) gönderebilir ya da nasıl kodlama part.please o bana yardım başlatmak için bana söyleyebilir.