Edaboard.com

Форум UK => Архів => Topic started by: fallingrain_83 on November 29, 2012, 12:27:25 PM

Title: Допоможіть плз! FPGA Годинник створення годинника від вхідного тактового
Post by: fallingrain_83 on November 29, 2012, 12:27:25 PM
Привіт усім Я хочу Creat годинник від вхідного тактового сигналу, що має меншу частоту Я спробував це, однак воно не працює модуль (CLK, ...) вхід CLK / / підключений до C9 контакт Spartan3 XC3S200 рег [0:25 ] підрахунку; рег clk2; ЗАВЖДИ @ (posedge CLK) почати розраховувати
Title: Допоможіть плз! FPGA Годинник створення годинника від вхідного тактового
Post by: FvM on November 29, 2012, 12:27:26 PM
Якщо ви видалите друге завжди блоці, [я] дизайн [/i] повинні в основному працювати як 2 ** 26 годин дільника.
Title: Допоможіть плз! FPGA Годинник створення годинника від вхідного тактового
Post by: fallingrain_83 on November 29, 2012, 12:27:28 PM
але я повинен зробити s.th в моїй завжди блокувати, якщо я видалю, що я повинен Чек clk2 тим, якщо і у мене є помилки з цим синтаксисом: lways @ (posedge CLK) почати розраховувати
Title: Допоможіть плз! FPGA Годинник створення годинника від вхідного тактового
Post by: FvM on November 29, 2012, 12:27:29 PM
По крайней мере, ви повинні видалити clk2
Title: Допоможіть плз! FPGA Годинник створення годинника від вхідного тактового
Post by: yanzixuan on November 29, 2012, 12:27:30 PM
[Цитата], але я повинен зробити s.th в моїй завжди блокувати, якщо я видалю, що я повинен Чек на clk2, якщо і у мене є помилки з цим синтаксисом: lways @ (posedge CLK) почати розраховувати